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HIGH-SPEED
4K x 16 DUAL-PORT
STATIC RAM
IDT7024S/L
True Dual-Ported memory cells which allow simultaneous
Features
◆
◆
IDT7024 easily expands data bus width to 32 bits or more
using the Master/Slave select when cascading more than
◆
◆
◆
reads of the same memory location
High-speed access
– Military: 20/25/35/55/70ns (max.)
– Industrial: 55ns (max.)
– Commercial: 15/17/20/25/35/55ns (max.)
Low-power operation
– IDT7024S
Active: 750mW (typ.)
Standby: 5mW (typ.)
– IDT7024L
Active: 750mW (typ.)
Standby: 1mW (typ.)
Separate upper-byte and lower-byte control for multiplexed
bus compatibility
◆
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◆
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◆
◆
◆
one device
M/ S = H for BUSY output flag on Master
M/ S = L for BUSY input on Slave
Interrupt Flag
On-chip port arbitration logic
Full on-chip hardware support of semaphore signaling
between ports
Fully asynchronous operation from either port
Battery backup operation—2V data retention
TTL-compatible, single 5V (±10%) power supply
Available in 84-pin PGA, Flatpack, PLCC, and 100-pin Thin
Quad Flatpack
Industrial temperature range (–40°C to +85°C) is available
for selected speeds
Green parts availble, see ordering information
Functional Block Diagram
R/ W L
UB L
LB L
CE L
OE L
I/O 8L -I/O 15L
I/O
I/O
R/ W R
UB R
LB R
CE R
OE R
I/O 8R -I/O 15R
BUSY L
BUSY R
I/O 0L -I/O 7L
(1,2)
Control
Control
I/O 0R -I/O 7R
(1,2)
A 11L
A 0L
Address
Decoder
MEMORY
ARRAY
Address
Decoder
A 11R
A 0R
12
12
INT L
NOTES:
SEM L
(2)
CE L
OE L
R/ W L
ARBITRATION
INTERRUPT
SEMAPHORE
LOGIC
M/ S
CE R
OE R
R/ W R
SEM R
INT R (2)
2740 drw 01
1. (MASTER): BUSY is output; (SLAVE): BUSY is input.
2. BUSY outputs and INT outputs are non-tri-stated push-pull.
JUNE 2013
1
?2013 Integrated Device Technology, Inc.
DSC 2740/14
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